APEG Group, ETF Podgorica

Automatizovano projektovanje elektronskih kola i sistema (APEKS) i Simulaciju elektronskih kola (SEK)

Termin

Predavanja

• PREZENTACIJE, autorizovana predavanja, Radovan Stojanovic
• AUTOMATIZOVANO PROJEKTOVANJE DIGITALNIH SISTEMA (VHDL i FPGA), Radovan Stojanovic, Textbook, Tempus, 2008
• 9_1_Quartus_free,  Tool za vježbanje, Editor, Compiler, Simulator, Programmer.

Vježbe

U sklopu predavanja-prezentacija

Laboratorija

• LAB A: Vjezbe1-5
• LAB B: Vjezbe4-6 
• DE2-70 Pins Asigments
• User Manual
• CD-ROM-DE2-70
• Ploca DE2-70, Jovana Ćipranić

Provjera znanja

• Prisustvo (5-10) 
• Kolokvijum I pismeni (25)
  • Zadaci iz pripremnog materijala , dio A i dio B, zadatak iz dijela A nosi 40% od 25, dok zadatak iz dijela B nosi 60% od 25. Broj zadatka iz oba dijela se random odredjuje iz testnog materijala (koji je slican pripremnom, ali u pojedinim zadacima, brojne vrijednosti ili neki uslovi mogu biti promijenjeni) prije starta kolokvijuma. Zadaci se predaju preko forme za predaju. Trajanje kolovijuma je 60min. 
• Kol I usmeni (10)
  • Jedno pitanje iz testnog materijala, primpremni materijal C, izmijenjen u pogledu sprecavanja copy-paste (5 bodova)
  • Jedno pitanje od strane nastavnika iz materijala za predavanje (5 poena)  
• LAB A (10)
  • Rad u grupama, dokumentacija vejzbe i video prezentacija (5 poena)
  • Provjera od strane nastavnika (5 poena)  
• LAB B (10)
  • Rad u grupama, dokumentacija vejzbe i video prezentacija (5 poena)
  • Provjera od strane nastavnika (5 poena)  
• ZAVRSNI (35)
  • Seminarski rad u grupi  na jednu od izabranih tema, dokumentovanje, prezentacija, video prezentacija (25 poena)
  • Provjera od strane nastavnika (10 poena)

Kolokvijum #1

• Pripremni materijal 
• Primjer predaje kolokvijuma 
• Primjer dobre izrade, sa rjesenjem
• Primjer gresaka
• Kolokvijum I, dio A i dio B pripremnog materijala, zadatak iz dijela A nosi 40% od 25, dok zadatak iz dijela B nosi 60% od 25. Broj zadatka iz oba dijela se random odredjuje, prije starta kolokvijuma. Zadaci se predaju preko forme za predaju. Trajanje kolovijuma je 60min.  
• Kolokvijum I:
  • Testni materijal  (neposredno prije kolokvijuma)
  • Raspored zadataka (neposredno prije kolokvijuma)
  • Predati faj pod nazivom APEKS_SEK_2022_Kol1_Jovana_Cipranic.pdf, Link za predaju
  • Trajanje 90 min (start 10:10)
  • Rezultati pismenog:

• Usmeni kolokvijum (Laboratorija, cetvrtak, 12h)

Laboratorija

• LAB A: materijal 
• LAB A: raspored grupa
• LAB B: materijal
• LAB B: raspored grupa

Završni

• Zavrsni seminarski
• Raspored grupa
• Koriste se razvojne ploče DE2-70 i DE2-115 i QuartusII-9.1 sa SOPC Builder i NIOS II okruženjem. 
• Grupa I(Amar Bralic, 49.5+15+5,=69.5(C) Luka Vulanovic, 45.5+15+5=65.5(D), Srdjan Radovic,50+15+5=(C))
• Grupa II(Nikola Juskovic, 38+12.5=50.5(E), Sario Arnautovic, 41+12.5+2.5=56(E+))
• Grupa III(Milica Krgovic, 45+25+5=75 (C)->B, Jovana Cipranic, 54+25+5=84+coor(A), Petar Planinic, 44+25+5=74->B, Stefan Vulin, 47.5+25+5=77.5->B).
• Grupa IV(Nikoleta Lazarevic, 30+20+5=55(E)->D, Ivana Nisavic, 37+20+5=62(D->C), Jelena Dzoganovic, 31+20+5=56(E)->D)

Pripremni materijal za Laboratoriju

• UART Coomunication on DE1, cores, IP cores academic programme, example 1, example 2, SOPC Builde

Timeflow

• Poscetak nastave, 10.10.2022

• 17.10: Vježba br 1 sa Primjer 1

• 24.10 Vjezba br 2, materijal do slajda 111. 

• 31.10: do Vježbe br 7, materijal do slajda 136. Materijal za pripremu,

• 07.11 utvrdjivanje gradiva, Kol I, do slajda 136, uključujući materijal za pripremu.

• 14.11, sladovi 137-139, 14.11 Priprema Kolokvijuma I. 

• 21.11 Priprema Kolokvijuma I

• 28.11 Kolokvijum I, 10h, kolokvijum

• 01.12. Usmeni

• 12.12 LAB A (Prezentacije, usmeni)

• 19.12. Dodjela Tema za Seminarski, Teme 2022. Studenti da prouce i izaberu teme. Koordinato da sumira stanje. 

Rezultati

• N/A

Resursi i linkovi

Dodatni materijal (ranije generacije, laboratorija i ostali radovi)

• Implementation of VHDL-FPGA Circuits in DE-70 Board (The files with the bellow titles Link...)
  • Traffic_light_controller_on_FPGA_DE2-70_board 
  • Two_Digit_Seven_Segment_Counter 
  • Up_counter_with_7_segment_display
  • Frequency_counter_design
  • 2_digit_7_segment_counter
  • Seven_segment_counter_ 0 - 99
  • Step_Stair_Light_Timer_with_FPGA
  • LED_intensity_control_using_PWM
  • Blink_circuit_with_3_to_8_Decoder
  • Ring_Johnson_counter
  • Real_car_alarm_2
  • Real_car_alarm
  • Stair_Steps_Light_timer
  • Simple_calculator_on_FPGA_DE2-70 board
  • Simple_keyboard_with_four_keys
  • Deboucing_on_FPGA
  • RANDOM_NUMBER_GENERATOR_FPGA
  • Generator_function_on_FPGA
  • Multi_chanels_PWM_controler_on_FPGA
  • Lotto_Generator_FPGA
  • Real car-dor alarm Wwth Panic button
  • FPGA DESIGN OF STOPWATCH (template, Researchgate)
  • DC Motor Control Using FPGA Generated PWM (template, Researchgate)
  • MATLAB to VHDL Converter Examples (template, Researchagate)
  • IIR filter design in FPGA -Simple example (template, Researchgate)

• On_Line Tool (za vjezbanje)
• Download Software Page Intel Quartus, 
• Download 91_quartus_free, 
• FPGA Prototyping by VHDL Examples: Xilinx Spartan™-3 Version, July 2007, DOI: 10.1002/9780470231630,  ISBN: 9780470185315
• EEC 180B – Digital Systems II, University of California, Davis, https://www.ece.ucdavis.edu/~soheil/teaching/EEC180B-S06/labs.html 

Ostalo

Contact

Spisak studenata

Predaja radova

Koristite iskljucivo predaju radova kroz odgovarajucu formu 

Random generator

Part A and Part B